北森瓦版 - Northwood Blog (Author : 北森四葉. Since July 10, 2006.)
Things are getting Meshy: Next-Generation Intel Skylake-SP CPUs Mesh Architecture(ServerTheHome)
Intel、Xeon Platinumの新アーキテクチャを公開(Impress PC Watch)

これまでのXeon E5およびE7 seriesではリングバスが用いられてきた。しかしリングバスの問題の1つにコアやI/Oコントローラを増やすとそれに応じてリングとブリッジを追加しなければならないというものがあった。Intelはこの問題の解決のため“Skylake-SP”ではMesh architectureを採用することになった。
 
Intelから“Skylake-SP”のMesh architectureのダイアグラムが公開されている。このダイグラムを見ると内部接続が縦横に走っている様子がわかる。そしてそれぞれの接続が異なるコアや異なるI/Oコントローラに接続できるようになっている。またこの図をよく見ると“Inter-Socket Link”が配置されていることがわかる。決してQPIと書かれていないのがポイントである。

“Broadwell-EP”のMiddle Core CountやHigh Core Countのように2系統のリングを用いる場合と比較し、Mesh architectureではオンダイの帯域を劇的に広くすることができるだけでなく、大部分においてレイテンシを減らすことができる。

“Skylake-SP”ではダイの内部接続にMesh architectureを使用することが6月16日付でIntelから明らかにされたようです。Impressではこれに関する日本の解説記事が掲載されています。今までのXeon E5/E7 series(とCore i series)ではリングバスが用いられてきました。ところがコア数が増えるにつれてリングが複雑化していきました。“IvyBridge-EP”のMiddle Core Count (10-core)ではシンプルにリングを1系統ひいていましたが、3列配置で15-coreのHigh Core Countでは1列目と2列目・2列目と3列目・1列目と3列目を周回するようにリングが引かれていました。“Haswell-EP/Broadwell-EP”になるとMiddle Core Count/High Core Countではリングを丸々2系統用意し、2つのリングはバッファで接続されていました。この場合、片方の系統からもう片方の系統へアクセスする場合に時間がかかるという問題が発生していました。
“Skylake-SP”ではリングバスそのものをやめ、ダイ内部の各コンポーネントを網の目状に接続するMesh architectureを採用しました。これにより、今までよりも短距離でコア内を接続できるようになり、低遅延かつ広帯域を実現したとIntelは説明しています。

なお、同じ“Skylake”でもCore i seriesとして用いられる“Skylake-S/-U/-H/-Y”はリングバスを使用します。またキャッシュ構成も“Skylake-S/-U/-H/-Y”と“Skylake-SP”では大きく異なります。“Skylake”の名前こそ共通ですが、“Skylake-S/-U/-H/-Y”と“Skylake-SP”はだいぶ異なるアーキテクチャとなっていそうです(・・・“アーキテクチャ”という言葉の指すものはなんぞや、という禅問答になりそうだが)。



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コメント
この記事へのコメント
156542 
メッシュって一種のクロスバースイッチ?
リングバスとはなんだったのか
2017/06/17(Sat) 19:21 | URL | LGA774 #-[ 編集]
156545 
トポロジーと言えばよいと思う。
2017/06/17(Sat) 21:50 | URL | LGA774 #-[ 編集]
156571 
リングとかメッシュとかトポロジーネットは出尽くしているけど、その時代の技術で一番使えるものを使う感じなのか
2017/06/19(Mon) 07:53 | URL | ななしです #W3ugQoag[ 編集]
156572 
>156542

2コア場合メッシュとリングは同じもの。
コア数が増えてきたので、このあたりで切り替えるのはよい判断。

Xbarはメッシュとは違う技術。
2017/06/19(Mon) 08:17 | URL | LGA774 #-[ 編集]
156581 
パフォーマンスではクロスバー、シンプルさではリングバスだけど
メッシュはノードの置き方次第でどちらにも近づけられる自由度がある。

>156572
2コアの場合はメッシュもリングもクロスバーも同じだよ。
2017/06/20(Tue) 00:47 | URL | LGA774 #-[ 編集]
156584 
>156581
確かに。。それは考えなかった。

(けど、2コアの場合スイッチ無いでしょ。)
2017/06/20(Tue) 06:51 | URL | LGA774 #-[ 編集]
156586 
リング→メッシュときて、次は「キューブ」を使うのかな。CPUのダイスタックで。
2017/06/20(Tue) 07:34 | URL | LGA774 #-[ 編集]
156587 
シェアードバスのFSBにファミコンカセットみたいなCPUを2個さして、「FSBがボトルネックになって」とか言っていたのは遠い昔の記憶。
2017/06/20(Tue) 07:39 | URL | LGA774 #-[ 編集]
156604 
Intelは、コア数のスケーラビリティをメッシュで確保。
AMDは、MCMをInfinity Fabricで繋いで実現。
どっちのやり方の方が賢いのか、数年後には結果が出ると思うので注目。
2017/06/21(Wed) 06:12 | URL | LGA774 #-[ 編集]
156613 
AMDのGPUもメモリにリングバス使ってたことがあったな
あの頃はまだATIだっけか
何度も蘇っては消えるのは配線技術と必要帯域と接続ノード数のバランスなんだろうな
もう真ん中にルーター置いてスター型がええんやなかろうか(適当
2017/06/21(Wed) 21:54 | URL | LGA774 #-[ 編集]
156621 
後藤さんの昔の記事。

http://pc.watch.impress.co.jp/docs/2008/1111/kaigai475.htm
>この問題に対する解は、まだスタンダードができておらず、各社がさまざまなアプローチを試みつつある段階だ。
>内部バスは「リングバス(Ring Bus)」がいいのか「クロスバスイッチ(Crossbar Switch)」がいいのか、
>あるいは「メッシュネットワーク(Mesh Network)」が適しているのか。

2006年のIDFの話題。80コアの研究プロセッサ作って発表したときのだね。
2017/06/22(Thu) 20:34 | URL | LGA774 #-[ 編集]
156632 
アーキテクチャと言った場合、普通はマイクロアーキテクチャを省略して言っている。
でも今回のは、バスアーキテクチャのことを言っている。
2017/06/24(Sat) 11:39 | URL | LGA774 #-[ 編集]
156633 
2コアの場合はともかく、コア数が増えると、メッシュの場合はノード毎(「ノード」なのか「タイル」なのか?はともかく)にルータを置いてルーティングする必要が出てくるので結構複雑。
教科書的にはリングは単純な方式だけど、Intelの場合12コア超えたあたりからリングが二個のリングを特殊なバスで接続する格好になっていたのでセオリー的なリング=単純とは言えなくなっていた。

Intelでリング→メッシュというとXeon PhiのKnights Corner→Knights Landingと同じなので、Xeon Phiの実装時に得られた知見等でイケると踏んだのかもしれない。古い方式だとキャッシュコヒーレンシでトラフィクがヤバイことになりそうだけど、それもXeon Phiで解決済のはず。

というか、2020年あたりに登場予定という「Core」後継の次世代アーキテクチャが出てきたら、Xeon PhiをAtom系からCore系で置き換えそうな気がしなくもない。
2017/06/24(Sat) 14:38 | URL | LGA774 #-[ 編集]
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