北森瓦版 - Northwood Blog (Author : 北森四葉. Since July 10, 2006.)
Intel Reveals New Haswell Details at ISSCC 2014(AnandTech)

最近のIntelはMicroprocessorの設計についてのリリース情報を明らかにしないということはあまりなかった。ところが昨年ローンチされた“Haswell”はアーキテクチャについては様々な情報が明かされたものの、そのダイサイズとトランジスタ数は極めて限定的な情報しか明かされてこなかった。embedded DRAM を搭載する“Crystalwell”のインターフェース周りについても情報は少なかった。
そして今週開催されたISSCCがIntelがこれらの情報を遂に明らかにした。


今回の新情報の1番目は“Haswell”のトランジスタ数が公式に明らかになったことである。ローンチ時点ではIntelは“Haswell ULT GT3 (2-core + GT3 + PCH)”と“Haswell GT2 (4-core + GT2)”のみしか明らかにしなかったが、今回はその他のバリエーションについても明らかにされた。

まとめたものが以下となります。ULT 2+2については正確な情報は得られなかったようです。
 
coreCPUGPUdie sizeTransistor count
4+34-coreGT3e260mm2 + 77mm217億
ULT 2+32-coreGT3181mm213億
ULT 2+22-coreGT2180mm2未満10億未満
4+24-coreGT2177mm214億
2+22-coreGT2130mm29億6000万


AnandTechではIris Proのレビューの際に“Haswell GT3”と“Crystalwell eDRAM”のダイサイズを実測で264mm2 + 84mm2としたが、Intelから公式に出された値もこれに近く、260mm2 + 77mm2であった。

また大まかな計算で“Haswell”の3rd Graphics sliceのトランジスタ数(=GT2とGT3の差ととらえてもいいよう)が3億前後と推定され、これを踏まえると“Haswell ULT 2+2”のトランジスタ数は10億前後になるのではないかと予想される。ダイサイズは4-core + GT2と似たような大きさになると考えられる。

もう1つ注目される追加情報は“Crystalwell eDRAM”の設計とスペックである。Intelはこの“Crystalwell eDRAM”を128MBのL4 cacheとして登場させたが、その周波数やCPU・eDRAM間のインターフェースについては明かされなかった。ISSCC 2014ではこの部分も明らかにされた。

“Crystalwell eDRAM”は合計容量が128MBであるが、8つの16MB macroに分けることが出来る。eDRAMは1.6GHzで動作する。接続インターフェースは4×16-bit幅で最高6.4GT/sのon-package I/O (OPIO) intarfaceとなる。OPIOはスケーラブルで、電力効率・ダイサイズ効率ともに優れており、“Haswell ULT”ではこのOPIOがCPU/GPUとオンパッケージのPCHを接続するのに使用されている。CPU/GPUとPCHを接続するOPIOの速度は4GB/sで、bitあたりの消費エネルギーは1pJ/bitである。“Crystalwell eDRAM”のインターフェースとして使用した場合は最大102GB/sであり、bitあたりのエネルギーは1.22pJ/bitとなる。この場合の消費電力は1.07Wとなる。
eDRAMもPCHもCPU/GPUのダイまでの距離が1.5mmで非常に近接して配置されており、これがOPIOを非常にシンプルなものとしている。


さらに、Intelは“Haswell”における大幅な消費電力抑制がどのように成されたかを発表した。これにはメモリインターフェースに新たなstacked power gateを導入したことにより、同部のリーク電流を“IvyBridge”の1/100としたことも含まれる。また“Haswell”のFIVR (Full Integrated Voltage Regulator) もISSCC 2014のトピックの1つとなった。FIVRはロード時に90%の効率を実現し、スリープの入切を0.32μsecで、Turbo周波数への上昇を0.1μsecで実現する。

“Haswell”は昨年ローンチされましたが、今回のISSCC 2014ではまだ明かされていなかった情報が複数明らかにされたようです。なかなか興味深い内容が含まれています。



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コメント
この記事へのコメント
142824 
GT3eってCPU部だけでもKaveriと変わらんダイサイズあんのか
相当コスト違ってくるよな
2014/02/11(Tue) 01:03 | URL | LGA774 #-[ 編集]
142834 
思ったよりもCPU側のトランジスタ数が少ない
2014/02/11(Tue) 17:54 | URL | LGA774 #-[ 編集]
142836 
馬鹿高い高速DDR3使わないと性能出ないKaveriに比べるとコスト的にはむしろ優しい
2014/02/11(Tue) 22:22 | URL | LGA774 #-[ 編集]
142839 
どんどん全部入りに成っていくな
128MBメモリがCPUに積まれる日が来るとは
昔はメインメモリとして使ってたのにな
2014/02/12(Wed) 01:35 | URL | LGA774 #-[ 編集]
142843 
※142836
いや。全然優しくないよ・・・なんでそんな盲目的なんだ。
2014/02/12(Wed) 10:29 | URL | LGA774 #-[ 編集]
142846 
>142836
馬鹿高い高速DDR3を使っても性能が頭打ちと言うのは良くない兆候
今のアーキテクチャでは当面の伸びしろが無いってことだし
2014/02/13(Thu) 05:05 | URL | LGA774 #-[ 編集]
142851 
4+3のCPU部分ってkaveriより大きくてトランジスタ数少ない…
GPUよりCPUがでかいのとeDRAM用のパッド部分が影響してるんだろうけど、それにしてもトランジスタ効率悪いな
かろうじて近いのが2+2くらいか
意外とGFの28nmは優秀だったってことか
2014/02/13(Thu) 16:31 | URL | LGA774 #-[ 編集]
142859 
トランジスタが少なくてもちゃんと性能出せるんならいいじゃないか

この記事と後藤さんのダイ写真+情報を合わせて考えると
単純計算で2コア+2MBのキャッシュが70~80mm2でトランジスタ4億程度、
GT3はだいたい100mm2のトランジスタ8~9億ってとこか
2014/02/13(Thu) 21:59 | URL | LGA774 #-[ 編集]
142863 
> 142851
kaveriより大きくてトランジスタ数少ない…

俺も気になってた。
FinFETなら面積効率よくなるような気がするんだけどね
無効にしてるコアが相当数あるような無いようなむにゃむにゃ
2014/02/14(Fri) 01:33 | URL | LGA774 #-[ 編集]
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